题目内容：
module EXAPL(R);parameter S=4;output [2*S:1] R;integer A;reg [2*S:1] R;always@(A)beginR=A;endendmoduleR经过A赋值后是多少位的
A.32
B.16
C.8
D.4
参考答案：
选择题：module EXAPL(R);parameter S=4;output [2*S:1] R;integer A;reg
- 题目分类：中国大学MOOC慕课
- 题目类型：选择题
- 查看权限：VIP
对于含清零控制的锁存器，异步清零信号依赖于时钟信号。
对于含清零控制的锁存器，异步清零信号依赖于时钟信号。这是一个关于信号 清零 EDA技术与Verilog的相关问题，下面我们来看
对于同步加载计数器，加载信号LD依赖于时钟信号。
对于同步加载计数器，加载信号LD依赖于时钟信号。这是一个关于信号 加载 EDA技术与Verilog的相关问题，下面我们来看
仿真的主要目的是要了解设计结果是否满足原设计的要求。
仿真的主要目的是要了解设计结果是否满足原设计的要求。这是一个关于EDA技术与Verilog的相关问题，下面我们来看
下列代码实现的功能为：t = a ~^ k;
下列代码实现的功能为：t = a ~^ k;这是一个关于功能 代码 EDA技术与Verilog的相关问题，下面我们来看
module andd(A,B,Q); output Q ; input A,B; reg Q; always @(A
module andd(A,B,Q); output Q ; input A,B; reg Q; always @(A,B)if(A==0)if(B==0)Q=0; else Q=1;endmodule其中，else Q=1;与哪句语