选择题:不完整的条件语句的描述,是Verilog描述时序电路的途径之一。 题目分类:中国大学MOOC慕课 题目类型:选择题 查看权限:VIP 题目内容: 不完整的条件语句的描述,是Verilog描述时序电路的途径之一。 A.正确B.错误 参考答案: